Cargo

Engenheiro Sênior

Experiência e conhecimento

Design RTL em larga escala com mais de 100k portas em Verilog HDL e VHDL, incluindo investigação da arquitetura, design lógico, verificação lógica, otimização de tempo para o caminho crítico

Extração dos itens de verificação a partir da especificação

Criação do testbench e verificação no banco de teste

Formação educacional

Graduação em engenharia de computação, eletrônica, engenharia de eletrônica e comunicações, ciência da computação ou curso semelhante

Idioma

Inglês

Japonês (não exigido)

Dias e horários de trabalho

De segunda a sexta, das 8h às 17h

Local de trabalho

Filipinas

Alemanha

Japão

Por favor, consulte a descrição do trabalho.